阻塞赋值和非阻塞赋值的区别深入解析：Verilog/SystemVerilog并发设计的基石

阻塞赋值（=）和非阻塞赋值（<=）是Verilog/SystemVerilog硬件描述语言中两种核心的赋值操作，它们在硬件行为、仿真机制和代码结构上存在根本性差异。阻塞赋值是顺序执行的，其结果会立即更新并影响后续语句；而非阻塞赋值是并发执行的，其结果会在当前时间步的所有非阻塞赋值计算完毕后，在下一个时间步开始前统一更新。简而言之，阻塞赋值是“立即响应”的，适用于描述组合逻辑；非阻塞赋值是“延迟响应”或“并发更新”的，适用于描述时序逻辑。理解两者的区别对于正确编写RTL代码、避免仿真与综合不匹配以及解决竞争冒险问题至关重要。

1. 什么是阻塞赋值（Blocking Assignment）？

阻塞赋值使用单个等号=表示。它模拟了传统编程语言中变量赋值的顺序行为。

1.1 语法与特性

  • 语法： variable = expression;
  • 执行顺序： 在一个always块或initial块中，当遇到阻塞赋值语句时，表达式会被立即计算，并且目标变量会立即更新。后续语句会使用这个已更新的值。这意味着它们是“阻塞”的，只有当前赋值完成后，程序才会继续执行下一条语句。
  • 更新时机： 立即更新。
  • 硬件映射： 常常被综合为组合逻辑，如连线（wires）、逻辑门（gates）。

1.2 工作原理

当Verilog仿真器执行到阻塞赋值时，它会：

  1. 计算等号右侧的表达式。
  2. 立即将计算结果赋值给等号左侧的目标变量。
  3. 将控制权传递给下一条语句。后续的语句如果读取这个变量，将得到其更新后的值。

这使得阻塞赋值非常适合描述无记忆的组合逻辑。

1.3 典型应用场景

阻塞赋值主要用于描述：

  • 组合逻辑电路： 在always @(*)或always @(sensitive_list)块中，用于描述输出完全由当前输入决定的电路。
  • 测试激励或初始化逻辑： 在initial块中，用于顺序设置测试信号或初始化寄存器。

阻塞赋值示例：组合逻辑

module BlockingExample (
    input  logic a, b, c,
    output logic y
);

always_comb begin // 或者 always @(a, b, c)
    logic temp_sum;
    temp_sum = a + b; // temp_sum 立即更新
    y = temp_sum + c; // y 使用已更新的 temp_sum
end

endmodule

在这个例子中，temp_sum在第一行赋值后立即更新，第二行对y的赋值会使用这个新的temp_sum值。这与传统编程语言中的顺序执行完全一致。

2. 什么是非阻塞赋值（Non-Blocking Assignment）？

非阻塞赋值使用小于等于号<=表示。它模拟了硬件中并行、同步更新寄存器的行为。

2.1 语法与特性

  • 语法： variable <= expression;
  • 执行顺序： 在一个always块中，当遇到非阻塞赋值语句时，等号右侧的表达式会立即计算，但结果不会立即更新目标变量。所有非阻塞赋值的结果会在当前时间步结束时（通常是在一个时钟沿触发后）统一更新到各自的目标变量。它们是“非阻塞”的，一个非阻塞赋值的完成不会阻止下一个语句的计算。
  • 更新时机： 延迟更新，在当前时间步的末尾统一更新。
  • 硬件映射： 常常被综合为时序逻辑，如触发器（flip-flops）或寄存器（registers）。

2.2 工作原理

当Verilog仿真器执行到非阻塞赋值时，它会：

  1. 计算等号右侧的表达式。
  2. 将计算结果存储在一个内部的“调度队列”中，等待当前时间步结束。
  3. 将控制权传递给下一条语句。后续的语句如果读取这个变量，将得到其在当前时间步开始时的旧值，而不是该非阻塞赋值“打算”更新的新值。
  4. 在当前时间步的所有活动（包括所有阻塞赋值和非阻塞赋值的表达式计算）完成后，仿真器会从调度队列中取出所有结果，并统一更新各自的目标变量。

这种两阶段的更新机制使得非阻塞赋值非常适合描述有时序关系的存储单元。

2.3 典型应用场景

非阻塞赋值主要用于描述：

  • 时序逻辑电路： 在always @(posedge clk)或always @(negedge clk)块中，用于描述寄存器、触发器和状态机等在时钟边沿同步更新的电路。
  • 并行更新： 确保一个时钟周期内所有寄存器能够基于该周期开始时的输入值进行同步更新，避免更新顺序带来的竞争冒险。

非阻塞赋值示例：时序逻辑

module NonBlockingExample (
    input  logic clk, reset_n,
    input  logic d,
    output logic q, q_delay
);

always_ff @(posedge clk or negedge reset_n) begin // 或者 always @(posedge clk)
    if (!reset_n) begin
        q       <= 1'b0;
        q_delay <= 1'b0;
    end else begin
        q       <= d;       // q 将在当前时钟沿结束时更新为 d 的值
        q_delay <= q;       // q_delay 将在当前时钟沿结束时更新为 'q' 在当前时钟沿开始时的旧值
    end
end

endmodule

在这个例子中，在同一个时钟沿触发时，q会更新为当前d的值，而q_delay会更新为当前时钟沿到来时q的旧值。这两个赋值是并发的，它们基于同一时间点（时钟沿）的输入数据进行计算，并在稍后同时更新。

3. 阻塞赋值与非阻塞赋值的核心区别对比

为了更清晰地理解两者的根本差异，我们从多个维度进行对比：

3.1 执行机制

  1. 阻塞赋值： 顺序执行。在同一个always块中，前面的阻塞赋值会立即完成，并影响紧随其后的语句。
  2. 非阻塞赋值： 并发执行。在同一个always块中，所有非阻塞赋值的表达式都会在同一时间步内（例如，在同一个时钟沿）进行求值，但赋值操作本身是延迟的，它们不会立即影响同一时间步内的其他非阻塞赋值。

3.2 更新时机

  1. 阻塞赋值： 立即更新。目标变量在赋值语句执行后立即反映新值。
  2. 非阻塞赋值： 延迟更新。目标变量在新值被调度并在当前时间步结束时（通常是下一个时钟周期开始前）才实际更新。

3.3 仿真行为

  1. 阻塞赋值： 仿真器在一个事件调度区域内（Active Region）处理阻塞赋值，如同软件代码的执行流。
  2. 非阻塞赋值： 仿真器分两步处理非阻塞赋值：
    • 在Active Region计算表达式右侧的值。
    • 在Non-blocking Update Region统一将预存的值更新到目标变量。

    这种两步法是避免竞争冒险的关键。

3.4 硬件映射

  1. 阻塞赋值： 通常综合为组合逻辑（如MUX、加法器、逻辑门等），其输出直接跟随输入变化。
  2. 非阻塞赋值： 通常综合为时序逻辑（如D触发器、寄存器等），其输出在时钟边沿到来时才根据输入更新。

3.5 避免竞争冒险

  1. 阻塞赋值： 在描述时序逻辑时，如果链式使用阻塞赋值，可能会引入竞争冒险。因为赋值是立即的，后续语句会错误地使用尚未完全稳定或同步的中间值。
  2. 非阻塞赋值： 非阻塞赋值天然地避免了时序逻辑中的竞争冒险。因为所有寄存器的更新都基于同一时间点的输入值，并在同一时间点（时钟沿）统一更新，确保了同步行为。

4. 何时使用阻塞赋值？何时使用非阻塞赋值？

遵循正确的赋值规则是Verilog/SystemVerilog设计的“黄金法则”。

4.1 阻塞赋值的使用准则

  • 用于组合逻辑：
    • 在always_comb（SystemVerilog）或always @(*)（Verilog-2001及以上）块中，描述纯组合逻辑电路，如解码器、编码器、多路选择器、加法器等。
    • 在assign语句中，用于连续赋值（这本身就是一种组合逻辑描述）。
  • 用于顺序执行的软件行为： 在initial块中初始化变量，或在测试平台（testbench）中生成激励信号。这些场景通常不涉及硬件综合。

记住： 一个always @(*)块应该只包含阻塞赋值。如果一个always @(*)块中混用阻塞和非阻塞赋值，可能导致仿真与综合不匹配。

4.2 非阻塞赋值的使用准则

  • 用于时序逻辑：
    • 在always_ff（SystemVerilog）或always @(posedge clk or negedge reset)（Verilog-2001及以上）块中，描述寄存器、触发器、计数器、状态机等。
    • 所有在时钟边沿同步更新的存储元件都必须使用非阻塞赋值。

记住： 一个always @(posedge clk ...)块应该只包含非阻塞赋值。这是为了确保所有寄存器在同一时钟沿同步更新，避免竞争冒险。

4.3 最佳实践总结

黄金法则：

  • 时序逻辑，用非阻塞赋值（<=）！ (Always use non-blocking assignments for sequential logic.)
  • 组合逻辑，用阻塞赋值（=）！ (Always use blocking assignments for combinational logic.)
  • 不要在一个always块中混用阻塞和非阻塞赋值！ (Never mix blocking and non-blocking assignments within the same always block.)

5. 错误使用可能带来的问题与经典案例分析

混淆阻塞赋值和非阻塞赋值是初学者常犯的错误，可能导致难以调试的仿真-综合不匹配问题（simulation-synthesis mismatch）和竞争冒险（race conditions）。

5.1 阻塞赋值用于时序逻辑：竞争冒险

如果在一个always @(posedge clk)块中使用阻塞赋值来描述寄存器链，就会出现问题。

错误示例：阻塞赋值用于时序逻辑

module BadShiftRegisterBlocking (
    input  logic clk, reset_n,
    input  logic data_in,
    output logic data_out
);

logic q1, q2;

always_ff @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
        q1 = 1'b0; // 错误！应使用非阻塞赋值
        q2 = 1'b0; // 错误！应使用非阻塞赋值
    end else begin
        q1 = data_in; // 错误！q1立即更新
        q2 = q1;      // 错误！q2使用已更新的q1，而不是时钟沿前的旧q1
    end
end

assign data_out = q2;

endmodule

问题： 在仿真中，q1会立即更新为data_in的值，然后q2会立即更新为这个新的q1值。这看起来像一个直通路径，而不是一个两级移位寄存器。实际上，它可能会被综合为一个单级寄存器（data_in -> q2）或者一个复杂的组合逻辑，导致与设计意图不符，无法实现预期的延迟。

正确实现：

module GoodShiftRegisterNonBlocking (
    input  logic clk, reset_n,
    input  logic data_in,
    output logic data_out
);

logic q1, q2;

always_ff @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
        q1 <= 1'b0;
        q2 <= 1'b0;
    end else begin
        q1 <= data_in; // q1更新为当前data_in的值
        q2 <= q1;      // q2更新为当前时钟沿到来时q1的旧值
    end
end

assign data_out = q2;

endmodule

这样，q1和q2都会在时钟沿同步更新，q1的值在前一个时钟周期经过一个时钟周期后传给q2，实现了两级移位寄存器。

5.2 非阻塞赋值用于组合逻辑：意外的延迟或X传播

虽然综合工具可能智能地将组合逻辑中的非阻塞赋值优化为阻塞行为，但在仿真阶段，这种做法可能会导致意外的延迟或未知值（X）的传播，从而使调试变得困难。

潜在问题示例：非阻塞赋值用于组合逻辑

module BadCombinationalNonBlocking (
    input  logic a, b,
    output logic y
);

logic temp_var;

always_comb begin // 或者 always @(a, b)
    temp_var <= a & b; // 错误！temp_var不会立即更新
    y        <= temp_var | a; // 错误！y会使用temp_var的旧值
end

endmodule

问题： 在仿真中，temp_var的更新被调度到当前时间步结束。因此，y的赋值会使用temp_var在当前时间步开始时的旧值，而不是由a & b计算出来的新值。这可能导致仿真行为与设计意图不符，或者在更复杂的场景中出现不必要的X传播。虽然某些综合工具可能会将此优化为组合逻辑，但这种写法在仿真上是不可预测且容易出错的。

6. 深入理解：Verilog仿真器的工作原理与事件队列

要真正理解阻塞和非阻塞赋值，需要了解Verilog仿真器的事件驱动机制。

6.1 事件队列基础

Verilog仿真器维护一个事件队列，将不同类型的事件（赋值、时延、监控等）按时间先后和优先级顺序排列。简化的事件队列区域包括：

  • Active Region (活动区)： 存放当前时间步内需要立即执行的事件，包括阻塞赋值、右侧表达式计算、调度非阻塞赋值更新。
  • Inactive Region (非活动区)： 存放那些在活动区事件完成后才能执行的事件，例如使用#0延迟的语句。
  • Non-blocking Update Region (非阻塞更新区)： 存放所有非阻塞赋值的实际更新操作。当活动区和非活动区的所有事件都处理完毕后，仿真器会处理此区域的事件，统一更新变量。
  • Monitor Region (监控区)： 存放$monitor和$strobe等监控语句。
  • Future Event Region (未来事件区)： 存放带有时间延迟的事件（如#10）。

仿真器在一个时间步内会按照Active -> Inactive -> Non-blocking Update -> Monitor的顺序循环执行，直到所有区域为空，然后推进到下一个时间步。

6.2 阻塞与非阻塞在事件队列中的体现

  • 阻塞赋值（=）： 其表达式计算和变量更新都在同一个Active Region中完成。一旦赋值完成，其新值立即对同一Active Region中的后续语句可见。
  • 非阻塞赋值（<=）： 其表达式计算在Active Region中完成，但变量的实际更新操作被调度到Non-blocking Update Region。这意味着在当前Active Region中，任何读取该变量的语句都将得到其旧值，因为新值尚未更新。所有在当前时间步内被调度的非阻塞赋值，都会在Non-blocking Update Region中同时生效。

这种分离的更新机制是Verilog用于建模并发硬件行为的关键，它确保了所有寄存器在同一时钟沿根据该时钟沿到来时的输入值进行同步更新。

7. 总结与最佳实践

理解并正确使用阻塞赋值和非阻塞赋值是Verilog/SystemVerilog设计的基石。遵循以下规则可以有效避免许多常见的硬件设计问题：

  • 时序逻辑（D触发器、寄存器、状态机等）： 始终使用非阻塞赋值（<=）。这确保了在时钟沿到来时，所有存储单元基于当前输入值同步更新，避免竞争冒险。
  • 组合逻辑（多路选择器、译码器、算术单元等）： 始终使用阻塞赋值（=）。这确保了输出立即反映输入的变化，仿真行为与硬件行为一致。
  • 不要混用： 在同一个always块内，不要同时使用阻塞赋值和非阻塞赋值。这会导致仿真与综合不匹配，并且难以调试。
  • SystemVerilog的增强： 建议使用SystemVerilog的always_ff用于时序逻辑（强制使用非阻塞赋值），always_comb用于组合逻辑（强制使用阻塞赋值），以及always_latch用于锁存器。这使得代码意图更加明确，并有助于早期发现错误。

掌握这两种赋值的原理和应用，是编写高效、可靠RTL代码的关键一步。

8. 常见问题 (FAQ)

8.1 阻塞赋值和非阻塞赋值可以混用吗？

不可以。 强烈建议在同一个always块中不要混用阻塞赋值和非阻塞赋值。这种混用会导致仿真行为不确定、难以预测，并极有可能导致仿真结果与最终综合出的硬件行为不一致（仿真-综合不匹配）。

8.2 在always @(*)块中使用哪种赋值？

在always @(*)（或SystemVerilog的always_comb）块中，必须使用阻塞赋值（=）。这种块用于描述纯组合逻辑，输出应该立即响应输入变化。使用非阻塞赋值会导致仿真与综合不匹配的风险。

8.3 为什么说非阻塞赋值更接近真实的硬件行为？

非阻塞赋值模拟了硬件中寄存器和触发器在时钟沿同步并行更新的特性。在真实的硬件中，在一个时钟周期内，所有触发器都会在时钟沿到来时，几乎同时根据它们各自在时钟沿到来前的输入值进行更新。非阻塞赋值的两阶段（求值-更新）机制，恰好反映了这种并发更新而非顺序更新的硬件行为，从而避免了在仿真中因语句顺序不同而产生的竞争冒险。

阻塞赋值和非阻塞赋值的区别